In SystemVerilog geschriebene Bibliotheken

cheshire

Ein minimaler Linux-fähiger 64-Bit-RISC-V-SoC basierend auf CVA6 (von Pulp-Plattform).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Zyklusgenaue FPGA-Implementierung verschiedener 6502-CPU-Varianten.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Verilog-Erweiterungen für Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->SPI-Brücke.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Soft-Mikrocontroller-Implementierung eines ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

I2C Master Verilog-Modul.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Echtzeit-Videoverarbeitung mit Gaußschen + Sobel-Filtern für Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine mit neuartigem Datenfluss, der 70,7 Gops/mm2 auf TSMC 65 nm GP für 8-Bit-VGG16 ermöglicht.
  • 15

SVA-AXI4-FVIP

YosysHQ SVA AXI-Eigenschaften.
  • 14
  • ISC

libsv

Eine parametrisierte Open-Source-IP-Bibliothek für digitale Hardware von SystemVerilog.
  • 13
  • MIT

ndk-app-minimal

Minimale Anwendung basierend auf Network Development Kit (NDK) für FPGA-Karten.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

RISC-V-Schnellinterrupt-Controller (von Pulp-Plattform).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Gemeinsame SystemVerilog RTL-Module für RgGen.
  • 9
  • MIT

mips_cpu

Einzelzyklus 32-Bit-MIPS.
  • 9

hardcloud

FPGA als OpenMP-Offloading-Gerät.
  • 9
  • Apache License 2.0

risc-v-single-cycle

Eine Single Cycle Risc-V 32-Bit-CPU.
  • 8

rp32

RISC-V-Prozessor mit CPI=1 (jeder einzelne Befehl wird in einem einzigen Taktzyklus ausgeführt).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA 10GBASE-R PCS mit geringer Latenz.
  • 4
  • MIT

Arithmetic-Circuits

Dieses Repository enthält verschiedene Module, die arithmetische Operationen ausführen. (von GabbedT).
  • 2
  • MIT

v_fplib

Verilog FPU-Bibliothek.
  • 1
  • GNU General Public License v3.0

picoMIPS

picoMIPS-Prozessor führt affine Transformation durch.
  • 1
  • MIT

RV32-Apogeo

Ein RISC-V 32 Bit, 7-Stufen, außer Betrieb, spekulativer Single-Issue-Prozessor. Der Kern implementiert die B-, C- und M-Erweiterungen. I- und D-Caches sind verfügbar.
  • 1
  • MIT

risc-v_pipelined_cpu

RISC-V-CPU mit einer 5-stufigen Pipeline, geschrieben in SystemVerilog.
  • 0

FPGAprojects

Verilog-Codes für FPGA-Projekte, die ich im Jahr 2019 durchgeführt habe, einschließlich 5-stufiger Pipeline-MIPS-CPU.
  • 0

TCB

Eng gekoppelter Bus, geringe Komplexität, leistungsstarker Systembus.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Erlernen der Grundlagen von Systemverilog, Testbench und mehr.
  • 0

osdr-q10

Orion-Anker-Designdateien, Firmware und FPGA-Code.
  • 0